Wikipedia項目とかちゃんと読んだら、VHDLはALGOLの流れをくむAda系、一方Verilog HDLはCやPascalに似てるって書いてあり申した。確かに、なんかif文だけはVerilog HDLの方がPascalっぽいかなーelseifもないし、でもthenキーワードがないのはやっぱりC的なん…